在系統設計與實際建置作業時面臨諸多挑戰
必須在路徑或複雜的時脈資源和可利用的設計資源之間折衷選擇
使用合適的實驗電路板可讓使用者在實際狀況中成功地操作與驗證
【撰文／Robért Glein/Florian Rittner/Alexander Hofmann】
2007年，德國聯邦經濟部暨科技部委託德國航空太空中心，進行一項利用實驗衛星探索通訊方法的可行性研究。在研究中，政府和學術研究員用名為Heinrich Hertz的通訊衛星在Ka頻和K頻進行實驗。Fraunhofer載板處理器是衛星的再生式轉頻器中的重要模組，負責在太空進行在軌模組驗證。由於Heinrich Hertz衛星將用來執行大量的通訊實驗，因此客戶採用了FPGA針對不同任務進行系統的重新配置，不僅可以節省空間、減輕重量，並能支援未來的通訊協定。圖1說明了載板處理器和衛星的科學在軌驗證負載的其他部份。
就電子設計而言，太空或許是最嚴苛的運作環境，因此必須採取幾個關鍵步驟以確保系統能夠在太空中進行重新配置。FPGA的數位硬體重新配置功能可確保系統的靈活性，是這個與地球旋轉同步衛星任務的重要一環。為了達成系統在重置時的穩定性，避免出現單點故障，除了最先進的SOTA方法，另一個則為透過部份重新配置，達到防止故障目的的重新配置法。
有一種直接的FPGA配置方法是，使用像快閃記憶體的內含耐輻射大量記憶體的外部防輻射配置處理器。在這種情況下，部分位元檔儲存在記憶體內，處理器可利用位元流配置FPGA。如果客戶的設計需要完整的FPGA重新配置功能，而且在載板上有許多位元檔，這個方案則可提供極高的靈活度。客戶可以透過低數據傳輸率的遙測／遙控通道，或高數據傳輸率的數位通訊上鍵(uplink)傳輸或下鍵(downlink)傳輸來更新或驗證位元檔。這種SOTA配置方法絕對有其必要性。如圖2所示，假設處理器或配置介面發生故障，就無法對FPGA進行重新配置，而且所有的Virtex-5QV元件都無法使用。
設計可防止故障的初始配置法，是為了實現FPGA的自動配置功能。而FPGA本身可在載板處理器啟動時利用初始配置進行自動配置。在圖2中，我們將初始化配置的韌體分為動態區域(藍色)和靜態區域(橘色和淡橘色)，利用部分重新配置功能，可同時在重新配置動態區域時讓靜態區域和其餘動態區域持續運行。
在完成充電後，FPGA可以利用初始韌體進行自動配置，並隨時接收部分新增或完整的MRAM位元檔。建置於地球上的發射器將位元檔變成資料封包進行串流，再進行加密、編碼和調節，並透過上鍵傳輸發送到衛星。在完成訊號調節和數位化之後，FPGA內的第一個可重新配置分割區(RP0)接收到數位化的資料串流後，對其進行數位解調和解碼。
區塊隨機存取記憶體 (BRAM) 與MicroBlaze系統共用製成封包的位元檔，MicroBlaze將之轉換成需要的位元檔格式後，將其儲存到SRAM或SDRAM中，並通過內部配置資訊存取埠(ICAP)，以直接記憶體存取(DMA)的方式在動態可重新配置分割區(RP)或對全部RP進行重新配置。而FPGA的靜態部分則毋須重新配置。
如果RP0發生重寫的情況，衛星控制匯流排上的高優先指令可重新啟動載板處理器，恢復初始的防故障配置。可重新配置分割區適用於許多新型應用，包括數位發送器、數位接收器和高可靠度的通訊協議替代方案等，還能重新配置或切換成如解對應器或解碼器等新的子模組，以完成適應性調變編碼和調節功能。
此外，可利用經重覆檢查的全新初始位元檔來替代整個防止故障配置的位元檔，並採用MRAM儲存初始配置。數位發射器將協助載板處理器將配置數據傳回地球，以驗證數據中心裡的位元檔。
配置可靠度
同時採用SOTA和初始兩種配置方法的優點是提高整體系統的穩定性。在使用FPGA資源時，初始防故障配置法有其不足之處。在為期15年的地球同步軌道任務當中，如配置等重要程序的可靠度取決於這兩種配置法的FIT率(每10億小時故障率)。假設SOTA配置法所用的典型配置處理器和其外設的FIT率是500，相較之下PROM的FIT率僅為61，明顯較SOTA的FIT率低。
然而，兩種方法都有單點故障的風險，唯有讓兩種方法同時運作，才能確保提高配置程式的可靠度。在特定的任務參數下，單獨計算SOTA配置法的可靠度是Rsc = 0.9364，而初始方法的可靠度為Ric = 0.9920；但如果讓兩種系統同時運作，整體配置的可靠度可提升至Rc = 0.9929。
為了解提升重新配置可靠度的情況，我們必須比較Rc和Rsc的數值。結果顯示Rc的可靠度比Rsc多了5.65%，意即穩定度提高5.65%。以FPGA資源方面而言，初始配置法有其侷限；但當外部配置處理器在持續運行的情況下，客戶依然可隨時利用更複雜的SOTA配置法對整個FPGA進行重新配置。
以上兩種方法皆可修復內置單粒子翻轉造成的FPGA故障。對於SOTA配置法而言，外部配置處理器執行配置清理操作，與初始配置法中自行清理MicroBlaze的作用相仿。
進行防故障配置
圖2展示了內含FPGA的載板處理器之詳細架構。這個FPGA分成三個部分：MicroBlaze、靜態IP核心和可重新配置分割區。MicroBlaze系統主要的問題在於記憶體管理。在可編程唯讀記憶體(PROM)或磁阻式隨機存取記憶體(MRAM)旁，我們連接了一個動態隨機存取記憶體(SRAM)和一個同步動態隨機存取記憶體(SDRAM)。這兩種不同類型的記憶體能夠應用在即時的封包緩衝器和如影像檔等內容儲存的裝置中。
記憶體數據多工器模組(Mem Mux)能夠更靈活地將記憶體多路傳輸至可重新配置分割區或MicroBlaze區域。訊號可透過通用型之輸入輸出(GPIO)連接以控制多工器。因此，只有一個區域能夠在任何指定時間內使用單一連接埠記憶體。初始配置還包括含有BRAM的內部記憶體，協助加速兩個區域間的資料交換作業。
執行BRAM、RocketIO和數位時脈管理器(DCM)等IP核心，藉由在可重新配置分割區開關配置中的設定，可重新配置分割區開關模組可靈活地與不同的可重新配置分割區互聯。資料流量控制器(DFC)負責管理可重新配置分割區之間的資料流量；FPGA則藉由RocketIO和低電壓差動訊號 (LVDS)技術來傳輸訊息。
將可重新配置分割區分成具備20%可配置邏輯區塊(CLB)資源的FPGA，以及另外兩個佔10%CLB資源的區域，也盡量為所有區域平均分配出最多的DSP48 slice和BRAM。執行的主要部分在於系統設計和佈局規劃，我們可透過賽靈思的PlanAhead工具來完成此部份的工作，並完美結合了MicroBlaze系統、IP核心、軟體設計及部分使用者的硬體描述語言(HDL)模組（即可重配置模組）。
此外，也能夠設定可重新配置分割區位置、規劃設計運行、選擇合成策略並可限制設計。BRAM記憶體對應圖檔可針對資料和指令記憶體定義出BRAM資源，這可在位元檔中整合初始的MicroBlaze軟體。圖3中顯示了執行的結果。目前我們正在開發專門為第一區(RP0)設計的高可靠度接收器，可供衛星初始配置接收（解調、解映射、去交疊和解碼）配置中的資料使用。
執行方案當中的PlanAhead圖。藍色長方形代表可重新配置分割區域；紫色代表RP0；黃色代表MicroBlaze；綠色代表BRAM；紅色則代表其他靜態區域。
表1 展示了可重新配置分割區的目標大小和實際大小。我們獲得的可配置邏輯區塊數量稍高於原先預計的目標，DSP slice也因此幾乎達到最大值。由於MicroBlaze系統對於BRAM的需求，BRAM資源與CLB是相互呼應的。靜置區域的開銷約為30%。我們設計此款商用Virtex-5 FX130原件的目的，是為了透過實驗電路板進行概念的驗證。現在，則需要將設計導入Virtex-5QV以執行如三重容錯系統或錯誤校正碼等更多功能。
可重新配置分割區(RPx)的FPGA資源表：
|
|
可配置邏輯區塊 |
DSP Slice |
BRAM |
|||
|
|
目標 |
結果 |
目標 |
結果 |
目標 |
結果 |
|
RP0/RP1 |
4,096 |
4,400 |
最大值 |
80 |
最大值 |
60 |
|
20% |
約21% |
最大值 |
約25% |
最大值 |
約20% |
|
|
RP2/RP3 |
2,048 |
2,720 |
最大值 |
76 |
最大值 |
38 |
|
10% |
約13% |
最大值 |
約24% |
最大值 |
約13% |
|
|
所有RP資源總和 |
12,288 |
14,240 |
最大值 |
312 |
最大值 |
196 |
|
60% |
約70% |
最大值 |
約98% |
最大值 |
約66% |
|
問題迎刃而解
在高可靠度的應用中，FPGA配置中發生的單點故障是一大問題。只需要在每個FPGA另外附加一個元件，即可利用初始配置法來解決這個問題。部分重新配置法則利用防故障安全初始配置法進行FPGA的遠端配置。同時使用兩種配置法能夠結合二者的優點，將配置的可靠度提高5.65%，並可將整個FPGA進行靈活重新配置。
在系統設計與實際建置作業時面臨諸多挑戰，因此必須在路徑或複雜的時脈資源和可利用的設計資源之間折衷選擇。使用合適的實驗電路板可讓使用者在實際狀況中成功地操作與驗證。
【全文刊載於《CTIMES雜誌》2014年1月號】-- CTIMES粉絲團
